Model based testing is the most powerful technique for testing hardware and software systems. Models in Hardware Testing describes the use of models at all the levels of hardware testing. The relevant fault models for nanoscaled CMOS technology are introduced, and their implications on fault simulation, automatic test pattern generation, fault diagnosis, memory testing and power aware testing are discussed. Models and the corresponding algorithms are considered with respect to the most recent state of the art, and they are put into a historical context by a concluding chapter on the use of physical fault models in fault tolerance.

Model based testing is the most powerful technique for testing hardware and software systems. Models in Hardware Testing describes the use of models at all the levels of hardware testing. The relevant fault models for nanoscaled CMOS technology are introduced, and their implications on fault simulation, automatic test pattern generation, fault diagnosis, memory testing and power aware testing are discussed. Models and the corresponding algorithms are considered with respect to the most recent state of the art, and they are put into a historical context by a concluding chapter on the use of physical fault models in fault tolerance.

Das Buch behandelt die Zuverlassigkeitsbewertung mechatronischer Systeme - speziell in fruhen Entwicklungsphasen. Herausforderung hierbei ist vor allem die ganzheitliche Betrachtung der Domanen Mechanik, Elektronik und Software sowie der unsicheren bzw. unvollstandigen Daten. Neben der domanenubergreifenden Betrachtungsweise vertiefen die Autoren einzelne Themenaspekte, die der Zuverlassigkeitsbewertung in fruhen Entwicklungsphasen dienen."

Mit dem vorliegenden Lehrbuch werden erstmalig in deutscher Sprache der prufgerechte Entwurf und der Test hochintegrierter Schaltungen in umfassender Weise behandelt. Das Werk wendet sich an alle, die in Studium, Lehre, Forschung und Entwicklung Kenntnisse auf diesem Gebiet erwerben oder vertiefen mochten. Insbesondere erhalt der Schaltungsentwickler einen Uberblick uber die Massnahmen, die zur Verbesserung der Testbarkeit seiner Schaltung beitragen konnen; der Entwickler von Entwurfssystemen findet zahlreiche, teilweise neue Algorithmen und Verfahren fur den automatisierten Entwurf testbarer Schaltungen und fur die zugehorige Testerzeugung. Die Verfahren werden in einem einheitlichen theoretischen Rahmen vorgestellt. Bei dieser einheitlichen Modellierung der Schaltung und der Algorithmen bleibt jedoch stets die Verbindung zur konkreten technischen Realisierung gewahrt.

Die Arbeit behandelt den Selbsttext hochintegrierter digitaler Schaltungen mit zufallig erzeugten Mustern. Es wird ein neues Verfahren vorgestellt, um die Wahrscheinlichkeit abzuschatzen, mit der ein Fehler durch ein zufallig erzeugtes Muster erkannt wird, und um darauf aufbauend die notwendige Zahl von Zufallsmustern zu bestimmen. Beim konventionellen Zufallstest benotigen viele Schaltungen unwirtschaftlich grosse Mustermengen. Um dieses Problem zu losen, wird eine Methode vorgeschlagen, fur Zufallsmuster solche optimalen Verteilungen zu bestimmen, die eine besonders hohe Fehlererfassung erwarten lassen. In vielen Fallen kann so die notige Musterzahl um mehrere Grossenordnungen gesenkt werden. Zur Ausfuhrung eines einfachen Selbsttests wird ein Modul vorgestellt, der auf dem Chip integriert werden kann und im Testmodus die Muster mit den geforderten Verteilungen erzeugt. Der Mehraufwand an Schaltelementen fur den Selbsttest mit optimierten Zufallsmustern ist mit dem herkommlichen Zufallstest vergleichbar. Aufgrund der behandelten Verfahren kann daher die Klasse der Schaltungen vergrossert werden, die mit Zufallsmustern selbsttestbar sind, ohne dass signifikante Mehrkosten anfallen.